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龙图腾网获悉安徽大学申请的专利10T-SRAM单元、抗读写破坏的双端口SRAM电路、芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121641112B 。

龙图腾网通过国家知识产权局官网在2026-05-08发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202610129028.8，技术领域涉及：G11C11/419；该发明授权10T-SRAM单元、抗读写破坏的双端口SRAM电路、芯片是由戴成虎;孟磊;郝礼才;胡薇;彭春雨;卢文娟;蔺智挺;吴秀龙设计研发完成，并于2026-01-30向国家知识产权局提交的专利申请。

本10T-SRAM单元、抗读写破坏的双端口SRAM电路、芯片在说明书摘要公布了：本发明涉及集成电路领域，特别是一种10T‑SRAM单元、抗读写破坏的双端口SRAM电路、芯片。10T‑SRAM单元由5个PMOS管P1~P5和5个NMOS管N1~N5构成。P1、P2、N1～N4构成包含NMOS管型数据传输通道的6T‑SRAM，其余构成由PMOS管作为传输管的另一个数据传输通道。抗读写破坏的双端口SRAM电路的SRAM阵列由10T‑SRAM单元逐列上下颠倒布置构成，模式管理电路用于调整各个10T‑SRAM单元不同数据传输通道的开关状态，进而使得同行读写的不同单元间无信号干扰。本发明解决了传统SRAM电路在同行读写中的读写干扰问题。

本发明授权10T-SRAM单元、抗读写破坏的双端口SRAM电路、芯片在权利要求书中公布了：1.一种10T-SRAM单元，其特征在于，其包括5个PMOS管P1~P5和5个NMOS管N1~N5；其中，P1、P2、N1、N2反相交叉耦合，构成包含一组反相存储节点Q和QB的锁存结构；P3和N3的源级接Q；P3的漏极接位线BL1，N3的漏极接位线BL2；P4和N4的源级接QB；P4的漏极接位线BLB1，N4的漏极接位线BLB2；P3、P4的栅极与P5的漏极以及N5的源极相连；P5、N5的栅极接门控信号HPG；P5的源级接VDD，N5的漏极接其中一条字线；N3、N4的栅极接另一条字线； P3、P4用于在锁存结构与位线BL1、BLB1之间形成一个基于PMOS管的第一读写通道，第一读写通道的通断通过HPG和N5漏极连接的字线的电平状态共同管理，以使电路处于读写模式或保持模式； N3、N4用于在锁存结构与位线BL2、BLB2之间形成一个基于NMOS管的第二读写通道，第二读写通道的通断通过N3栅极连接的字线的电平状态管理。

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