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龙图腾网获悉广东工业大学申请的专利用于8bit频域卷积神经网络的频域卷积运算加速系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116341619B 。

龙图腾网通过国家知识产权局官网在2026-05-01发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310075667.7，技术领域涉及：G06N3/0464；该发明授权用于8bit频域卷积神经网络的频域卷积运算加速系统是由陈逸;刘博生;徐永祺;武继刚设计研发完成，并于2023-02-01向国家知识产权局提交的专利申请。

本用于8bit频域卷积神经网络的频域卷积运算加速系统在说明书摘要公布了：本发明提出一种用于8bit频域卷积神经网络的频域卷积运算加速系统，涉及频域卷积运算加速设计的技术领域，解决了当前频域卷积神经网络的卷积计算慢，难以部署到资源有限的硬件平台上，影响产品上市时间和设计成本的问题，获取一对8bit乘法式数据，对获取的一对8bit乘法式数据进行打包，对打包完成的一对8bit乘法式数据进行乘法计算，输出频域卷积乘法结果，对频域卷积乘法结果进行累加，输出频域卷积累加结果，对频域卷积累加结果进行恢复，得到最终的频域卷积运算复数输出结果；本发明提升频域卷积的运算速度，便于将频域卷积部署至硬件平台上，提高FPGA加速器中处理数字信号的效率，加速产品上市时间和降低产品设计成本。

本发明授权用于8bit频域卷积神经网络的频域卷积运算加速系统在权利要求书中公布了：1.一种用于8bit频域卷积神经网络的频域卷积运算加速系统，其特征在于，所述系统包括： 数据获取模块，用于获取一对8bit乘法式数据； 数据打包模块，用于对获取的一对8bit乘法式数据进行打包，将打包完成的一对8bit乘法式数据传输至复数计算模块；所述数据打包模块将一对8bit乘法式数据打包组合成一个27bit的宽数据，并传输至复数计算模块中存储和计算； 复数计算模块，用于对打包完成的一对8bit乘法式数据中的两个8bit数据同时进行频域卷积复数乘法计算，输出频域卷积复数乘法计算结果至累加模块；所述复数计算模块包括第一寄存器A、第二寄存器B、加减法器、乘法器、第三寄存器C、加法器、第四寄存器D和第五寄存器E，在复数计算模块中的计算表达式为： 所述第一寄存器A和第二寄存器B并行，数据打包模块的输出端分别连接第一寄存器A和第二寄存器B的输入端，第一寄存器A和第二寄存器B的输出端连接加减法器的输入端，加减法器的输出端和第三寄存器C的输出端连接乘法器的输入端，乘法器的输出端和第四寄存器D的输出端连接加法器的输入端，加法器的输出端连接第五寄存器E的输入端，第五寄存器E的输出端连接累加模块的输入端，数据打包模块输出的27bit的宽数据分别输入第一寄存器A和第二寄存器B存放，第一寄存器A和第二寄存器B存放的27bit的宽数据输入加减法器进行加减运算，输出27bit的宽数据的加减运算结果，加减运算结果和第三寄存器C存放的乘法数输入乘法器进行乘法运算，输出乘法计算结果，乘法计算结果和第四寄存器D存放的校正值通过加法器进行加法运算，对乘法器输出的乘法计算结果进行修正，输出频域卷积乘法结果至第五寄存器E存放，第五寄存器E将存放频域卷积乘法结果输出至累加模块；所述第一寄存器A和第二寄存器B位宽均为27bit，第三寄存器C位宽为18bit，第四寄存器D和第五寄存器E位宽均为48bit； 累加模块，用于对频域卷积乘法结果进行存放与累加，输出频域卷积累加结果； 数据恢复模块，用于对频域卷积累加结果进行恢复，得到最终的频域卷积运算复数输出结果。

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