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龙图腾网获悉深圳市创达电子有限公司申请的专利一种基于FPGA的LVDS高速数据交换机获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115809210B 。

龙图腾网通过国家知识产权局官网在2026-04-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211656105.3，技术领域涉及：G06F13/16；该发明授权一种基于FPGA的LVDS高速数据交换机是由张炼设计研发完成，并于2022-12-22向国家知识产权局提交的专利申请。

本一种基于FPGA的LVDS高速数据交换机在说明书摘要公布了：本发明公开了一种基于FPGA的LVDS高速数据交换机，属于数据交换机领域，一种基于FPGA的LVDS高速数据交换机，按功能可以划分端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块，可以在板级电路上，为多个芯片间互连提供了灵活的高速数据传输通道，动态数据路由功能，使基于LVDS总线的数据传输，同时适应多主多从并行的设计，为多点高速LVDS高速数据传输提供了很好的解决方案，可以满足多设备间高速LVDS灵活互联通讯的要求，降低了板级多芯片间LVDS高速数据交换的软硬件设计复杂度，具有市场前景，适合推广应用。

本发明授权一种基于FPGA的LVDS高速数据交换机在权利要求书中公布了：1.一种基于FPGA的LVDS高速数据交换机，包括端口配置模块、路由配置模块、数据缓存模块、数据收发模块、时钟生成模块和管理接口模块，其特征在于： 所述端口配置模块用于实现LVDS数据收发的灵活配置，所述端口配置模块包括至少一组输入输出接口IO输入输出块IOB，所述输入输出接口IO输入输出块IOB为外部LVDS差分IOPAD，所述输入输出接口IO输入输出块IOB包括一组三态控制信号TR，每组所述输入输出接口IO输入输出块IOB还串联一个用于提供特定输入输出延时功能的IODelay单元，所述IODelay单元可编程，所述IODelay单元包括输出延时路径ODelay和输入延时路径IDelay，其中输出延时路径ODelay的输入方向依次连接有输出并串转换器OSER和时钟门控CGA单元，对应的输入延时路径IDelay的输出方向依次连接有时钟分配CDA单元和解串器IDES；同时根据输入和输出信号的编码差异，可动态选择8bit或者10bit的输出并串转换器OSER和解串器IDES； 一个LVDS设备接口由至少一个数据端口和至多一个随路时钟端口构成，所述LVDS设备接口的最大数量取决于所采用的FPGA的锁相环PLL、低压差分信号LVDSIO、串行器SERDES、块随机存取存储器BRAM的硬件资源数量； 所述路由配置模块用于实现内部交换网络中各源端与目的端数据总线的连接，每个LVDS设备接口由一个或多个数据端口加一个可选的随路时钟端口构成，各源端到目的端的路径由二维路由表SW_Table确定，所述二维路由表SW_Table中每一个有效位用于控制对应行的输入信号驱动对应列的输出； 所述数据缓存模块用于实现主从端数据交互时的缓冲与再转发，所述数据缓存模块中的缓存FIFO由FPGA中的块随机存取存储器BRAM通过IP核封装实现，且每个LVDS设备接口的每个LANE端口均分配一个专用FIFO； 所述数据收发模块用于在源端口和目的端口间转发数据，所述数据收发模块通过LVDSRx接口接收主设备发送的数据和时钟，在所述时钟生成模块产生的同步时钟驱动下缓存数据后，经内部交换网络将数据和随路时钟传输至LVDSTx接口； 所述时钟生成模块的系统高速主时钟SYS_CLK由外部输入的稳定参考时钟经系统锁相环PLL倍频后输出；各LVDS设备接口的参考时钟由其自身的时钟配置参数确定； 所述管理接口模块将所有端口的IO属性、路由表、主从接口的时钟树、FIFO状态的数据，以寄存器register的形式映射至一段地址空间，通过外部同步串行接口对所述寄存器进行读写，实现参数配置和状态读取。

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